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構成
＊キャッシュメモリの構造（読出し側）
キャッシュメモリは、通常は下位レベルの記憶装置より小容量で
高速なスタティックRAMを用いて構成されます。
データ本体の一部とそのアドレス、フラグなど属性情報のセットを固定容量のメモリに格納する構造で、
データ格納構造、ライン入替え、データ更新方式などに多数のアーキテクチャが存在します。
以前はCPUチップの外部に接続されていたが、
LSIの集積度の向上や要求速度の上昇に伴いCPUチップ内部に取り込まれることが普通となりました。
また最近のCPUとメモリの性能差の拡大、マルチスレッドなどアクセス範囲の拡大に対応するため、
キャッシュも多段構造とする例が増えております。
この場合CPUに近い側からL1(レベル1)キャッシュ、L2(レベル2)キャッシュと呼ばれ、
2004年時点ではL3キャッシュまでCPUに内蔵する例も存在します。
